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In der Leiterplattenfertigung hieß es bislang: Chips gehören auf die Leiterplatte, wobei herkömmliche und mitunter teure Verbindungstechniken indessen an ihre Grenzen stoßen. Das muss aber nicht sein. Denn durch die Technologie des Chip-in-Polymer (CiP) lassen sich ICs direkt in das Substrat einbetten.
Mit dem von Forschern des Fraunhofer-Instituts für Zuverlässigkeit und Mikrointegration IZM entwickelten und inzwischen patentierten Verfahren lässt sich für Leiterplattenhersteller nicht nur eine Steigerung in der Wertschöpfungskette, sondern auch eine wesentlich höhere, insbesondere thermo-mechanische Materialzuverlässigkeit erzielen. Ursprünglich wurde der Technologieprozess für bis zu 50 µm dünne Chips entwickelt, doch mittlerweile kann auch mit Chips herkömmlicher Dicke gearbeitet werden.
Durch die spezielle Einbettungstechnik und den Verzicht auf Bonddrähte oder bleihaltige Lötverbindungen sind die präzise bestückten Chips nach außen abgeschirmt, wodurch sie über hervorragende HF-Eigenschaften verfügen, was die Technologie insbesondere für den Mobilfunk oder die Automobilindustrie interessant macht.
Die CiP-Technologie, die im Rahmen des EU-Projekts "Hiding Dies" entstand und an der auch Industrieunternehmen wie Nokia oder Philips beteiligt sind, wurde in Fertigungslinien namhafter Leiterplattenhersteller getestet und fließt derweil in konkrete Anwendungen, etwa als 2 GHz-Powerelektronik-Modul für Handys, als KFZ-Radarsystem oder Chipkartenmodul.
Trotz einer innovativen Technologie kommen für den Herstellungsprozess herkömmliche PCB-Verfahren und Materialien zum Einsatz, sodass kostenintensive Gerätemodifikationen vermieden werden: Nach der Chipbestückung erfolgt deren Vakuumlaminierung in den Mikrovialayer bzw. Multilayer. Mittels Laserbohrung erzeugte Vias werden mit Kupfer metallisiert, das abschließend zur Strukturierung der Leiterbahnen dient (s. Abb. 2).
Momentan gilt eine Verschiebung der Logistik noch als Einstiegsbarriere für Leiterplatten- und Baugruppenhersteller. Doch mit seinen optimierten Eigenschaften zu konkurrenzfähigen Preisen dürfte das Verfahren zu einer der favorisierten Packaging-Technologien werden.
Bestückte Leiterplatte in CiP-Technologie
FhG-IZM
None
1. Diebonding 2. Vakuumlaminierung in Multilayer 3. Laserbohren von Vias zu Chip und Substrat 4. ...
FhG-IZM
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Criteria of this press release:
Electrical engineering, Energy, Information technology, Mechanical engineering
transregional, national
Research projects, Research results
German
Bestückte Leiterplatte in CiP-Technologie
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1. Diebonding 2. Vakuumlaminierung in Multilayer 3. Laserbohren von Vias zu Chip und Substrat 4. ...
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