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Mathematische Methoden für fehlerfreies Chip-Design entwickelt
Fehler beim Entwurf von Computer-Chips können sehr teuer und gefährlich werden. Mit Förderung durch das Bundesministerium für Bildung und Forschung (BMBF) sind jetzt mathematische Grundlagen entwickelt und erprobt worden, die Computersysteme deutlich sicherer machen, teilte das Ministerium am Freitag in Berlin mit. Im Rahmen des BMBF-Projekts Verisoft wurden Methoden entwickelt, mit denen mathematisch nachgewiesen werden kann, dass die Logik von Schaltungen keine Funktionsfehler enthält. Das BMBF verlängerte daraufhin die Laufzeit der Förderung um zwei Jahre bis 2007 und stockte die Fördersumme um 7,2 Millionen Euro auf 14,8 Millionen Euro auf.
An dem Projekt sind unter der Leitung des Instituts für Rechnerarchitektur der Universität des Saarlandes neun Forschungspartner aus der Wissenschaft und vier aus der Industrie beteiligt. Ihre Methoden der formalen Verifikation könnten die heute üblichen Simulationstests ersetzen. Am Beispiel des Infineon-Prozessors TriCore 2, der vor allem in der Automobilelektronik eingesetzt werden soll, konnten die Wissenschaftler erstmals nachweisen, dass die Verifikationstechniken auf hochkomplexe Designs angewendet werden können.
Zusammen mit der T-Systems International GmbH und der BMW Group AG arbeiten die Verisoft-Forscher auch an Methoden der formalen Verifikation für die Bereiche IT-Sicherheit und Automotive. Dabei geht es unter anderem um die Entwicklung eines chipkartenbasierten biometrischen Identifikationssystems.
Weitere Informationen erteilt auch die
Projektleitung Verisoft
Tom In der Rieden
Tel. 0681/302-3585
Email: idr@cs.uni-saarland.de
www.verisoft.de
http://www.bmbf.de/press/1554.php
Criteria of this press release:
interdisciplinary
transregional, national
Research results, Transfer of Science or Research
German
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